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系統(tǒng)級流程

視頻處理算法模塊。一旦系統(tǒng)模型完成了調(diào)整和驗(yàn)證,RTL設(shè)計(jì)師就可以編寫Verilog代碼。高層綜合工具可以從系統(tǒng)代碼生成RTL。但工程師更常見的做法是用RTL代碼手工重新編寫設(shè)計(jì)。它是設(shè)計(jì)的解釋而非轉(zhuǎn)換。即便已用多種驗(yàn)證測試平臺對RTL實(shí)現(xiàn)進(jìn)行了驗(yàn)證,采用基于仿真的方法也無法測試全部可能的狀態(tài)。

圖1:C/C++系統(tǒng)模型中采用了SystemC封裝器:不用改變C/C++模型就能引入復(fù)位和時鐘信號。

設(shè)計(jì)驗(yàn)證

視頻處理器算法塊的RTL實(shí)現(xiàn)用了4,559行RTL碼,延時是7個時鐘周期。C/C++系統(tǒng)模型的延時是1個時鐘周期,它是由SystemC“封裝器”引入的。設(shè)計(jì)團(tuán)隊(duì)隨后規(guī)定一組新輸入數(shù)據(jù)送至每個設(shè)計(jì)的頻率。因?yàn)镽TL是管線結(jié)構(gòu),因此新數(shù)據(jù)是逐個時鐘周期輸入的。這樣,C/C++和RTL的吞吐量都是1。

圖2:由于RTL是管線結(jié)構(gòu),新數(shù)據(jù)是逐個時鐘周期輸入的。因此C/C++與RTL具體有相同的吞吐量。

測試基準(zhǔn)的再利用

驗(yàn)證結(jié)果

作者:Jerome Bortolami

高級現(xiàn)場應(yīng)用工程師

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